Juan David Combita Murcia, 20181007017
Electrónica Digital
Grupo 743
Universidad Distrital Francisco José
Resumen:
Los programas y simuladores trabajados hasta el momento disponen de recursos ilimitados, es decir teníamos vía libre para trabajar sin pensar en el numero de componentes implementados en nuestro diseños, sin embargo, PSoC, microcontroladores y otros dispositivos programables tienes limitaciones respecto a sus capacidades, por lo que pensar en diseños optimizados para poder implementarlos en estos dispositivos es parte fundamental en el desarrollo de los mismos. En la presente practica se implementara verilog como medio para implementar circuitos y funciones lógicas, ademas de ver el consumo de recursos entre esta herramienta y el uso de compuertas.
I. Objetivos:
Objetivo general:
Realizar un decodificador de binario a 7 segmentos implementando Verilog.
Objetivos específicos:
1) Implementar el decodificador diseñado previamente con compuertas.
2) Realizar el decodificador usando Verilog y verificar su funcionamiento.
3) Verificar el consumo de recursos de los dos proyectos.
II. Recursos:
1) PSoC 5
2) Tarjeta de desarrollo
3) http://www.cypress.com/file/42161/download
III. Marco teórico:
Para realizar la practica, se tomo en cuenta:
1) Guía de introducción a Verilog de Cypress ubicada en Recursos.
2) La presentación realizada por el monitor.
IV. Simulaciones y análisis de resultados:
Se crearon 2 workspaces, para evitar cualquier tipo de enlaces entre ambos diseños, siendo el workspace "Laboratorio13A" el diseño con compuertas y el "Laboratorio13B" el diseño con Verilog.
Se importo el decodificador de 7 segmentos utilizando compuertas realizado previamente, comprobando su uso y observando la cantidad de recursos UBD que este demanda para su uso:
Se genero el siguiente diseño, negando las entradas para tener una lógica positiva respecto a los switch de la tarjeta de diseño y se habilita únicamente el display 3 colocando un LOW lógico al Comun 3:
Su consumo de recursos se puede evidencia en la siguiente gráfica:
Posterior a esto, se realizo el decodificador mediante verilog, con el siguiente código:
Siendo este su diseño principal, conectado de manera similar al primero:
Donde al compilar el programa, teniendo en cuenta que son proyectos y workspace diferentes ambos diseños, tiene un consumo de recursos idéntico, como se puede observar:
V. Conclusiones:
Aunque en la practica no se ve reflejada una diferencia entre un circuito y otro, es probable que en otros componentes o diseños halla una diferencia significativa entre ambas herramientas, como vamos a ir viendo durante las próximas practicas. Ver estas comparaciones son importantes, para ver que herramienta nos consume menos recursos y así mismo, implementar circuitos mas complejos que estén dentro de las capacidades de nuestra PSoC.
VI. Anexos:
Se anexan los archivos implementados en la practica:
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