Juan David Combita Murcia, 20181007017
Electrónica Digital
Grupo 743
Universidad Distrital Francisco José
Introducción:
En la presente practica se implementara el sumador/restador de la practica numero 10, haciendo uso de PSoC Creator, la tarjeta PSoC y la tarjeta de desarrollo.
I. Objetivos:
Objetivo general:
Implementar un camino de datos básico de 6 bits con elementos de memoria, selector de operación y visualización dinámica.
Objetivos específicos:
1) Implementar la tabla de verdad del circuito 74SL185 mediante la herramienta LUT del programa.
2) Construir el decodificador de BCD a 7 segmentos.
3) Mostrar el funcionamiento del sumador/restador de 6 bits utilizando un display para el signo y el resto para el resultado.
4) Construir los bloques de memoria programables.
5) Implementar un comparador de 6 bits.
6) Conectar los circuitos de tal manera que los datos de entrada al sumador y al comparador sean los datos de los bloques de memoria.
7) Visualizar a partir de la técnica de visualización dinámica los datos guardados en los bloques de memoria y la salida del sumador/restador.
II. Recursos:
1) PSoC Creator.
2) PSoC5 y tarjeta de desarrollo.
III. Simulaciones y análisis de resultados:
Con el objetivo de familiarizarse aun mas con la herramienta de desarrollo de PSoC y los componentes de la tarjeta de desarrollo, se llevo a cabo la practica numero 10 elaborada en CircuitVerse, teniendo en cuenta las características y diferencias entre cada uno.
Camino de datos:
Inicialmente se desarrollo un camino de datos, el cual recibe 2 números de 6 bits a partir de una única entrada y un selector de numero, haciendo uso de dip switch, por lo cual se realizo una memoria de 6 bits para 2 datos, elaborada a partir de memorias de 2 bits para 2 datos:
Memoria de 2 bits:
Memoria de 6 bits:
Posterior a ello, se realizo un comparador de 6 bits, para obtener el numero menor entre los datos ingresados y memorizados, para efectuar el complemento a uno u otro en el caso de la resta. Este se realizo mediante comparadores de 1 bit y un circuito adicional que compara de a parejas de bits según su significancia:
Comparador de 1 bit:
Comparador base:
Comparador de 6 bits:
Se implemento un par de multiplexores de 12 a 6 y se conectaron ambos datos en puertas opuestas de los MUX, donde el mayor se conectaría directamente a un sumador de 6 bits y el menor a un complemento, que se realizaría en caso de ser una resta o por el contrario se operaria con el dato original; finalmente, este dato se conecta de igual forma al sumador de 6 bits elaborado mediante sumadores de 2 bits realizado con compuertas en lugar de MUX debido a su alto consumo de recursos:
Sumador de 2 bits:
Complemento a 2:
Sumador de 6 bits:
La salida signo se pone en alto únicamente cuando se efectúa la resta y B>A, por lo que una compuerta AND antecede a este output pin. De igual forma con el bit mas significativo tiene que efectuarse la suma. El resultado de la operación se conecta a un decodificador uno a uno, que simplemente conecta el resultado a un bus de datos, debido a un pequeño problema de conexiones que se explica en el vídeo.
Visualización:
Debido a que en la tarjeta solo disponemos de 4 display de 7 segmentos, se requiere multiplexar los datos tanto de entrada como el resultado según lo que el usuario requiera, por ello se implemento un MUX de 28 a 7, donde en sus 3 primeras entradas se conectan los buses de entrada correspondientes a cada dato, y el 4 libre. Este dispone como selectores 2 Input pin manipulados mediante dip switch por el usuario.
Se realizo un decodificador que pasara el dato seleccionado de binario a BCD, ya que a partir de este se realizaría la visualización.
Haciendo uso de visualización dinámica, se implemento un MUX de 16 a 4, manipulado por un contador de 2 bits a una frecuencia de 200Hz, para pasar con cada unidad, decena y centena en BCD pasarla mediante un decodificador a su equivalente en el 7 segmentos:
Decodificador binario a BCD: Realizado mediante el dispositivo 74185 con la funcion LUT del programa:
Decodificador de BCD a 7 Segmento:
Hasta el momento no se ah tenido en cuenta el signo del resultado, el cual tampoco se contempla en el decodificador BCD a 7 segmentos, por ello se implemento un multiplexor de 14 a 7, el cual no afecta el bus de salidas del decodificador siempre y cuando su selector sea 0, pero cuando el selector sea 1, obtiene un bus de datos que solo tiene en HIGH el bit mas significativo correspondiente al segmento g. Esto se da cuando suceden los siguiente parámetros de forma simultanea:
1) El contador dispone del 10 binario en su bus de salida, el cual seria el tercer dígito a visualizar.
2) Que la salida signo este en alto logico.
3) Que el usuario haya seleccionado el resultado para visualizar.
Por lo que se agrega una puerta AND que reúna los 3 parámetros.
Luego se realiza un decodificador de 2 a 4, el cual se encuentra en función del contador, para habilitar los puertos comunes de cada display simultáneamente con el numero decodificado.
Finalmente se realiza la asignación de pines como lo indica la guía.
Montaje final:
Asignación de pines:
Donde los cables azules son las conexiones respectivas al los display, los rojos corresponden a el ingreso de datos, donde el switch 1 corresponde al MBS , el naranja es el selector del dígito a ingresar (off -> A, on -> B), el blanco el selector de la suma o la resta (off -> suma, on -> resta) y los selectores de visualización los amarillos, siendo el de la izquierda el mas significativo, donde A corresponde al cero binario, B al 1 y el resultado al 2 binario.
IV. Conclusiones:
El desarrollo de la practica nos ayuda a la implementacion completa de los display de 7 segmentos, teniendo en cuenta las características de sus entradas comunes y las de cada segmento, ademas del ahorro de materiales y energía usando la visualización dinámica en ellos. Adicional a esto, se implementaron varias funciones de la herramienta de programación, para tener una mayor gama de posibilidades en la creación de diversos proyectos.
VI. Vídeo:
VI. Descarga:
Referencias:
Guía practica 12.
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